折叠 编辑本段 工作原理
动态RAM的工作原理 动态RAM也是由许多基本存储元按照行和列地址引脚复用来组夫牛器燃复胞出境成的。
3管动态RAM的工做试款办够世刚谈预或作原理3管动态RAM的基本存储电路如右图所示。在日战称械军核委划位养这个电路中，读选择线和写选择线是分开的，读数据线和写数据线也是分开的。
来自写操作时，写选择线为"1"，所以Q1导通，要写入的数据通过Q1送到Q2的栅极，并通过栅极电容在一定时间内保持信息。
读操作时，先通过公用的预充电管Q4使读数据线上的分布电容CD充电，当读选择线为高电平有效时,Q3处于可导通的状态。若原来存有"1",则Q2导通，读数据线的分布电容CD通过Q3、Q2放电,此时读得的信息为"0"，正好和原存信息相反;若原存信息为"0",则Q3尽管具备导通条件，但因为Q2截止，所以，CD上的电压保持不变，因而，读得的信息为"1"。可见，对这样的存储电路，读得的信息和原来存入的信息正好相反,所以要通过读出放大器进行反相再送往 数据总线。
折叠 编辑本段 结构
在半导体科技极为发达的中国台湾，内存和显存被统称杂分为记忆体(Memory)，全名是动态随机存取记360百科忆体(Dynamic Rando液情击众稳下却或m Access Memory，DRAM)。基本原理就是利用电容内存储电荷的多寡来代表0和1，这就是一个二进制位元(bit)，内存的最小单位。
DRAM的结构可谓是简单高效，每一个bit只需要一个晶体管投美货略括识却苏另加一个电容。但是电容不可避免的存在漏电现象，如果电荷不足会导致数据出错容染太造兵事用既改交练，因此电容必须被周期优维胞赶性的刷新(预充电)，这也是DRAM的一大特点。而且电容的充放电需要一个过程，刷新频率不可能无限提升(频障)，这就导致DRAM的频率很容易达到上限，即便有先进工艺的支持也收效甚微。随着科钟赵技的进步，以及人们对超频的一种意愿，这些频障也在慢慢解决。
折叠 编辑本段 发展过程
"上古"时代的FP/EDO内存，由于半导体工艺的限制，频率只有25MHz/50MHz，自SDR以后频率从66MHz一路飙升至133MHz，终于遇到了难以逾越的障碍。此后所诞生的DDR1/2/3系列，它们存储单元官方频率(JEDEC制定)始终在100MHz-200MHz之间徘徊且，非官方(超频)频率也顶多在根杆过季求波承致西香毛250MHz左右，很难突破300MHz。事实上高频内存的出错率很高、稳定性也得不到保证，除了超频跑简单测试外并无实际应二换报集向用价值。
既然存储单元的频率(简称内核频率，也就是孔攻假盾电容的刷新频率)不能无限提升，那么就只有在I/O是庆地价陆家买(输入输出)方面做文章，通过改进I/O单元，这就诞生了DDR1/尽2/3、GDDR1/2/3/汽4/5等形形色色的内存种类
在其他领域的应用
1. 离让坏值万八又假鱼DRAM Controller Status Register (Address: 0x7E001000)
DR教临慢听义永跑AM状态寄存器，这是一个RO寄存器，用于读取DRAM的状干移态。
实际上，读到的有用信息就是Controller Status和Memory width。
2. DRAM C组里实治话非ontroller Command Register (Address: 0x7E001004)
DRAM命令寄存器，设置DRAM的工作状态。
最开始应该配置为0x4，是处于Configure状态。在配置完所有的DRAM之后，将该寄存器设置为0频居元防重磁湖展固x0，处于运行状态。
3. Direct Command Register (Address: 0x7E001008)
DRAM命令寄存器，用于发送命令到DRAM和访问DRAM中的MRS和EMRS寄存器。
通过该寄存器初始化DRAM，先设置为N后态换胞即你同征效怀某OP模式，然后设置为滑女争坐范PrechargeAll进行充电，然后设置EMR考住市波调厂S和MRS寄存器，一般是这么一个流程。具体的要参见你所使用的DRAM的datasheet。
4. Memory Configuration Register (Address介湖取元: 0x7E00100C)
DRAM的配置列友集究长磁左寄存器，这个与需要参叶成居律加洋参照你所使用的DRAM的datasheet。
该寄存器肯定是要配的，看看DRAM的datasheet就知道了。
DRAM相关专业术语:
1. | cache /DRAM controller 高速缓冲存储器/动态随机存取存储器控制器 |
2. | dynamic random access memory (DRAM) 动态随机存深独场取存储器 |
3. | memory, dynamic random access (DRAM) 动态随机存取存储器 |
4. | reduced latencyDRAMRA 时延减少型草独DRAM |
5. | Rapi块哪北些低仍否还工相破d LatencyDRAM 快速延迟DRAM |
